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1. WO2021142823 - GAN-BASED NORMALLY-OFF HIGH-ELECTRON-MOBILITY TRANSISTOR AND PREPARATION METHOD THEREFOR

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说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066  

权利要求书

1   2   3   4   5   6   7   8   9   10  

附图

1   2   3   4   5   6   7   8   9   10  

说明书

发明名称 : GaN基常关型高电子迁移率晶体管及制备方法

技术领域

[0001]
本公开涉及半导体技术领域,尤其涉及一种GaN基常关型高电子迁移率晶体管及制备方法。

背景技术

[0002]
氮化镓(GaN)材料具有宽的禁带宽度和高的击穿场强等材料性能优势,而且其独特的强极化效应可以形成高密度二维电子气(2DEG),这些特性使得GaN非常适合于制备功率开关器件。GaN基功率开关器件兼具大功率、高击穿电压、高频、耐高温、抗辐射等诸多优点,在电力电子、无线基站、雷达、通讯等领域具有很好的应用前景。
[0003]
通常基于AlGaN/GaN结构的高电子迁移率晶体管由于界面极化电荷诱导的2DEG的存在而处于常开状态,即所谓常开型器件。。
[0004]
为了失效安全和降低电路复杂性起见,功率开关通常应该置于常关状态,因此,许多研究人员致力于研制常关型(亦称作增强型)器件。目前报道的GaN基增强型器件主要有氟离子注入、凹槽栅、薄势垒、pn结桐等方案。各种方法各有优缺点,例如,氟离子处理难免注入损伤,凹槽栅难以避免刻蚀损伤,薄势垒阈值电压较低且源漏区域的2DEG不足影响器件饱和电流和开态电阻,pn结桐受限于p-GaN的空穴浓度不足而阈值电压不够高。也有研究组曾报道过槽形或斜面沟道器件,其槽形或斜面沟道是通过刻蚀后再外延所形成,但刻蚀工艺难免一定的损伤,对器件性能有较大的影响。
[0005]
发明内容
[0006]
本公开一方面提供一种GaN基常关型高电子迁移率晶体管的制备方法,包括:S1,在衬底10上依次制备成核层11、缓冲层12和第一高 阻GaN层13;S2,在第一高阻GaN层13上制备图形化介质层20;S3,基于图形化介质层20,横向外延生长脊形GaN层30,然后去除图形化介质层20,形成脊形GaN模板,其中,脊形GaN层30的侧壁为 晶面或 晶面;S4,基于脊形GaN模板,依次外延生长脊形沟道层31及脊形势垒层32;S5,在脊形势垒层32上制备脊形介质层40,在脊形势垒层32平台上制备源电极50及漏电极51,在脊形介质层40的侧壁制备栅电极60;其中,脊形沟道层31和脊形势垒层32侧壁的厚度均小于各自对应的脊形平台的厚度。
[0007]
可选地,在衬底10上依次制备成核层11、缓冲层12和第一高阻GaN层13,包括:制备C掺杂的或Fe掺杂的第一高阻GaN层13,或者制备包含Al(Ga)N插入层的第一高阻GaN层13,或者制备包含p-(Al)GaN插入层的所述第一高阻GaN层13。
[0008]
可选地,制备方法还包括:在脊形沟道层31与脊形势垒层32之间制备AlN插入层33;在脊形势垒层32与脊形介质层40之间制备u-GaN帽层34。
[0009]
可选地,制备方法还包括:在脊形GaN模板上外延生长脊形沟道层31之前,先外延第二高阻GaN层301。
[0010]
可选地,横向外延生长脊形GaN层30,包括:横向外延生长三角柱或梯形柱的脊形GaN层30,其中,三角柱的脊形GaN层30的两个侧壁的长度之和为0.2-10μm,两个脊形平台的长度均为5-500μm。
[0011]
可选地,依次外延生长脊形沟道层31及脊形势垒层32,包括:外延生长GaN材料形成脊形沟道层31;外延生长单层非故意掺杂的Al xGa 1-xN材料,或单层非故意掺杂的Al yIn 1-yN材料,或单层非故意掺杂的AlInGaN材料,形成脊形势垒层32,其中,0≤x≤1,0≤y≤1。
[0012]
可选地,在脊形沟道层31与脊形势垒层32之间制备AlN插入层33包括:制备厚度为1nm-10nm的AlN插入层33。
[0013]
可选地,在脊形势垒层32上制备脊形介质层40,包括:在脊形势垒层32上沉积Si 3N 4钝化层,形成脊形介质层40。
[0014]
可选地,制备方法还包括:在脊形介质层40与栅电极60之间制备 栅介质层41。
[0015]
可选地,栅介质层41的材料为介电常数大于第一预设值,且禁带宽度大于第二预设值的材料。
[0016]
本公开另一方面提供一种GaN基常关型高电子迁移率晶体管,包括:衬底10,其表面依次形成有成核层11、缓冲层12和第一高阻GaN层13,第一高阻GaN层13上形成有脊形GaN层30,其中,脊形GaN层30的侧壁为 面或 面;脊形GaN层30上依次形成有脊形沟道层31、脊形势垒层32、脊形介质层40;脊形势垒层32平台形成有源电极50及漏电极51,脊形介质层40的侧壁形成有栅电极60;其中,脊形沟道层31和脊形势垒层32的侧壁的厚度均小于各自对应的脊形平台的厚度。

附图说明

[0017]
图1示意性示出了本公开实施例提供的三角柱斜面沟道的GaN基常关型高电子迁移率晶体管结构的俯视图;
[0018]
图2示意性示出了本公开实施例提供的三角柱斜面沟道的GaN基常关型高电子迁移率晶体管结构的剖面图;
[0019]
图3示意性示出了本公开实施例提供的三角柱斜面沟道的GaN基常关型高电子迁移率晶体管的工作原理图;
[0020]
图4示意性示出了本公开实施例提供的梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管结构的俯视图;
[0021]
图5示意性示出了本公开实施例提供的梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管结构的剖面图;
[0022]
图6示意性示出了本公开实施例提供的梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管的工作原理图;
[0023]
图7示意性示出了本公开实施例提供的三角柱或梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管的制备方法流程图;
[0024]
图8示意性示出了本公开实施例提供的三角柱斜面沟道的GaN基常 关型高电子迁移率晶体管制备方法中各子步骤对应的结构图;
[0025]
图9示意性示出了本公开实施例提供的梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管制备方法中各子步骤对应的结构图;
[0026]
图10示意性示出了本公开实施例提供的包含有氮化铝层及u-GaN帽层的脊形斜面沟道的GaN基常关型高电子迁移率晶体管。
[0027]
【附图标记】
[0028]
10-衬底,11-成核层,12-缓冲层,13-第一高阻GaN层,20-图形化介质层,30-脊形GaN层,301-第二高阻GaN层,31-脊形沟道层,32-脊形势垒层,33-AlN插入层,34-u-GaN帽层,40-脊形介质层,41-栅介质层,50-源电极,51-漏电极,60-栅电极。

具体实施方式

[0029]
为使本公开的目的、技术方案和优点更加清楚明白,以下结合具体实施例,并参照附图,对本公开进一步详细说明。
[0030]
本公开实施例提出了一种GaN基常关型高电子迁移率晶体管结构,该结构例如可以包括三角柱斜面沟道的GaN基常关型高电子迁移率晶体管,或者梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管。下面分别作详细介绍。
[0031]
实施例1
[0032]
图1示意性示出了本公开实施例提供的三角柱斜面沟道的GaN基常关型高电子迁移率晶体管结构的俯视图,图2示意性示出了本公开实施例提供的三角柱斜面沟道的GaN基常关型高电子迁移率晶体管结构的剖面图,如图1及图2所示,该三角柱斜面沟道的GaN基常关型高电子迁移率晶体管例如可以包括:
[0033]
衬底10,在衬底10的表面自下而上依次形成有成核层11、缓冲层12、第一高阻GaN层13、脊形GaN层30、脊形沟道层31、脊形势垒层32及脊形介质层40,在脊形势垒层32脊形平台上制备有源电极50及漏电极51,在脊形介质层40的侧壁制备有栅电极60。
[0034]
在本实施例一可行的方式中,该衬底10例如可以是蓝宝石、氮化镓、氮化铝、硅、碳化硅、氧化镓、氧化锌中的一种或多种组合,本公开不做限制。
[0035]
在本实施例一可行的方式中,该成核层11例如可以是GaN或AlN或两者组合,厚度例如可以为15-150nm。缓冲层12,该缓冲层12例如可以是AlN层、GaN层、AlGaN层、Al uGa 1-uN/Al vGa 1-vN超晶格层中的一种或至少两种的组合,其中0≤u≤1,0≤v≤1,本公开不做限制,该缓冲层12可用于调控应力或改善外延质量。
[0036]
在本实施例一可行的方式中,该第一高阻GaN层13例如可以是C掺杂或Fe掺杂的第一高阻GaN层,或者包含Al(Ga)N插入层的第一高阻GaN层,或者包含p-(Al)GaN插入层的第一高阻GaN层(13)本公开不做限制。
[0037]
在本实施例一可行的方式中,GaN层30为三角柱结构,其侧壁斜面之和的范围例如可以为0.2-10μm,两个脊形平台的长度范围例如可以为5-500μm,该脊形沟道层31、脊形势垒层32及脊形介质层40与GaN层30的结构相似,均为三角柱结构,脊形沟道层31和脊形势垒层32的侧壁的厚度均小于各自对应的脊形平台的厚度。脊形侧壁AlGaN/GaN界面的净极化电荷远低于脊形平台处AlGaN/GaN界面的净极化电荷,并且,脊形势垒层32的厚度也小于脊形平台处AlGaN的厚度(通常25nm左右),这两个因素导致栅下脊形侧壁区域的沟道层在零桐压下没有2DEG而使器件处于关态,只有在一定的正桐压下才能感生反型层电子从而使得器件导通,而脊形平台区域的源和漏区域一直存在2DEG,从而实现增强型器件。
[0038]
在本实施例一可行的方式中,该脊形沟道层31例如可以为GaN,脊形势垒层32例如可以为单层非故意掺杂的Al xGa 1-xN材料(0≤x≤1),也可以是Al yIn 1-yN材料(0≤y≤1),或AlInGaN材料,优选为Al xGa 1-xN材料(0.2≤x≤0.3),或者与沟道层31晶格匹配的Al 0.82In 0.18N材料。
[0039]
在本实施例一可行的方式中,该脊形沟道层31与脊形势垒层32之间例如可以再插入一层薄的AlN插入层33,厚度1nm-10nm,优选厚 度为1nm。在脊形势垒层32上例如可以再沉积一层薄层u-GaN帽层34,该u-GaN帽层34有利于促进源、漏端欧姆接触电极的形成,也有利于保护器件表面。
[0040]
在本实施例一可行的方式中,脊形介质层40例如可以为Si 3N 4钝化层。
[0041]
在本实施例一可行的方式中,脊形势垒层32的两脊形平台结构上分别形成源电极50及漏电极51,源电极50及漏电极51与脊形势垒层32形成欧姆接触。源电极50及漏电极51例如可以采用Ti/Al/Ti/Au或Ti/Au/Ni/Au,具体本公开不做限制。
[0042]
在本实施例一可行的方式中,栅电极60例如可以采用Ni/Au,具体本公开不做限制。脊形介质层40与栅电极60之间例如可以再沉积一层栅介质层41,该栅介质层41的材料例如可以为介电常数大于第一预设值(脊形介质层40的介电常数),且禁带宽度大于第二预设值(脊形介质层40的带隙)的材料,例如脊形介质层40采用Si 3N 4,栅介质层41采用Al 2O 3或HfO 2,Si 3N 4的带隙为5.1eV,介电常数为7.0,Al 2O 3的带隙为8.7eV,介电常数为9,HfO 2的带隙为5.7eV,介电常数为25。具体预设值根据实际情况设定,本公开不做限制。
[0043]
图3示意性示出了本公开实施例提供的三角柱斜面沟道的GaN基常关型高电子迁移率晶体管的工作原理图,如图3所示,图中脊形势垒层32/脊形沟道层31界面之平台区域的白色圆圈表示极化诱导的2DEG,侧壁区域的灰色圆圈表示正栅压导致的反型层电子,原理如下:脊形平台处(0001)晶面的势垒层32/沟道层31之间的界面因为两者之间的极化(指总极化,包括自发极化和压电极化)不连续而存在很高的剩余正极化电荷,这些正极化电荷可以诱导出大量的2DEG。而脊形侧壁为 晶面或 晶面, 面与(0001)面夹角是62度, 与(0001)面夹角为58.9度,据计算,AlGaN/GaN界面的总极化电荷电荷在70度左右等于0,在60度附近接近0(Ref:Joural of Applied Physics2006,100,023522)。此外,势垒层32的厚度在脊形侧壁处也比脊形平台处薄。弱极化和薄势垒这两个因素导致栅下脊形侧壁区域的沟道层没有 2DEG而使器件处于关态,只有在一定的正桐压下才能感生反型层电子从而使得器件导通。当V G≤0,栅下沟道没有2DEG,所以器件处于“off”状态,当V G>V T>0,即栅压超过一定的阈值电压(阈值电压为正)时,可以在栅下沟道感生出反型层电子,使得器件处于“on”状态。形成所谓‘常关型’器件。
[0044]
实施例2
[0045]
图4示意性示出了本公开实施例提供的梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管结构的俯视图,图5示意性示出了本公开实施例提供的梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管结构的剖面图,如图4及图5所示,与上述三角柱斜面沟道的GaN基常关型高电子迁移率晶体管相比,其不同之处在于斜面沟道的结构为梯形柱,其它结构细节与上述三角柱斜面沟道的GaN基常关型高电子迁移率晶体相同,此处不再赘述。
[0046]
图6示意性示出了本公开实施例提供的梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管的工作原理图,如图6所示,图中脊形势垒层32/脊形沟道层31界面之平台区域的白色圆圈表示极化诱导的2DEG,侧壁区域的灰色圆圈表示正栅压导致的反型层电子,原理如下:和图3的三角柱斜面沟道器件类似,梯形柱斜面沟道器件的脊形平台处一直存在极化诱导的2DEG,同时,梯形柱两个侧壁之间的平台区域也一直存在极化诱导的2DEG,而栅下脊形侧壁区域的沟道层由于弱极化和薄势垒在零偏压下没有2DEG,只有在一定的正桐压下才能感生反型层电子。当V G≤0,栅下沟道没有2DEG,所以器件处于“off”状态,当V G>V T>0,即栅压超过一定的阈值电压(阈值电压为正)时,可以在栅下沟道感生出反型层电子,使得器件处于“on”状态。形成所谓‘常关型’器件。
[0047]
相比三角柱斜面沟道,梯形斜面沟道的栅长(两个脊形侧壁长度之和)更容易做的短一些,这有助于提高器件的高频特性。
[0048]
实施例3
[0049]
图7示意性示出了本公开实施例提供的三角柱或梯形柱斜面沟道的GaN基常关型高电子迁移率晶体管的制备方法流程图,如图7所示,该 方法例如可以包括操作S1-S5。
[0050]
S1,在衬底10上依次制备成核层11、缓冲层12和第一高阻GaN层13。
[0051]
在本实施例一可行的方式中,可以采用金属有机化合物化学气相沉淀法(Metal-organic Chemical Vapor Deposition,MOCVD)在衬底10上依次生长成核层11、缓冲层12和第一高阻GaN层13,形成GaN模板,结构如图8中a或图9中a所示。其中,成核层11的生长温度例如可以为500-1000℃。
[0052]
S2,在第一高阻GaN层13上制备图形化介质层20。
[0053]
在本实施例一可行的方式中,可以采用等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition,PECVD),在第一高阻GaN层13上沉积一层介质层,介质层例如可以是SiO 2,介质厚度例如可以是50-300nm,厚度优选值100nm,通过光刻和刻蚀工艺在介质层上开孔形成图形化介质层20,图形化介质层20为条状,条状介质条之间距为0.1-5μm,条形介质条之宽度为10μm-1mm,结构如图8中b或图9中b所示。
[0054]
S3,基于图形化介质层20,横向外延生长脊形GaN层30,然后去除图形化介质层20,形成脊形GaN模板,其中,脊形GaN层30的侧壁为 晶面或 晶面。
[0055]
在本实施例一可行的方式中,在上述具有图形化介质层20的第一高阻GaN层13上,采用MOCVD方法再次外延GaN,制备脊形GaN层30。该脊形GaN层30的形状例如可以为三角柱(如图8中c所示)或梯形柱(如图9中c所示)。横向外延过程中先形成梯形柱结构,然后随着时间增加,逐渐形成三角柱结构,当外延时间较短时自然会形成梯形柱结构。因此,可根据实际的外延时间获取实际所需的斜面沟道形状。
[0056]
在生长脊形沟道层31及脊形势垒层32之前,需要去除图形化介质层20。在本实施例一可行的方式中,可采用湿法刻蚀方法去除图形化介质层20,得到脊形GaN模板,如三角柱(如图8中d所示)或梯形柱(如图9中d所示。
[0057]
S4,基于脊形GaN模板,依次外延生长脊形沟道层31及脊形势垒层32。
[0058]
在脊形GaN模板上采用MOCVD方法进行第三次外延,依次生长脊形沟道层31,脊形势垒层32,完成脊形GaN HEMT外延片制备,如图8中e所示或如图9中e所示。
[0059]
S5,在脊形势垒层32上制备脊形介质层40,在脊形势垒层32平台上制备源电极50及漏电极51,在脊形介质层40的侧壁制备栅电极60。
[0060]
在本实施例一可行的方式中,源电极50及漏电极51通常通过退火形成欧姆接触,栅电极60例如可以为肖特基型栅电极。
[0061]
至此,完成脊形GaN HEMT的制备,其结构如图1或图4所示。
[0062]
此外,在本实施例一可行的方式中,还可以在脊形GaN模板上外延生长脊形沟道层31之前,先外延一层第二高阻GaN层301,在脊形沟道层31与脊形势垒层32之间制备AlN插入层33,在脊形势垒层32与脊形介质层40之间制备u-GaN帽层34,如图10所示。
[0063]
该方法实施例中未尽细节之处(各结构的材料、厚度参数等),请参见上述结构实施例,此处不再赘述。
[0064]
本公开提出的一种GaN基常关型高电子迁移率晶体管及制备方法,相比于刻蚀形成的槽形沟道,通过横向外延生长的方式制备脊形沟道,在沟道区域不存在刻蚀损耗及注入损伤,能有效避免刻蚀损伤对器件性能的影响。相比于薄势垒方案,脊形侧壁处势垒层/沟道层界面总极化强度远低于脊形平台处的界面总极化强度,且外延生长的脊形侧壁势垒层的厚度小于脊形平台势垒层的厚度,使得栅区兼具弱极化强度和薄势垒特征,阈值电压更高,而且在源和漏区域具有更高的2DEG密度从而可以获得更高的饱和电流和更低的开态电阻。相比于pn结方案,该方法不需要外延p型层,可以避免p型掺杂杂质扩散到沟道层而影响电子迁移率,同时栅区的MOS结构比pn结的开关速度更快,具有更好的高频性能。
[0065]
本实施例提供的斜面沟道GaN基常关型高电子迁移率晶体管的制备方法,适用于制备采用极性面氮化镓基材料的增强型场效应晶体管, 也可适用于其它许多调控二维电子气沟道的氮化镓基电子器件。
[0066]
以上所述的具体实施例,对本公开的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本公开的具体实施例而已,并不用于限制本公开,凡在本公开的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本公开的保护范围之内。

权利要求书

[权利要求 1]
一种GaN基常关型高电子迁移率晶体管的制备方法,其特征在于,包括: S1,在衬底(10)上依次制备成核层(11)、缓冲层(12)和第一高阻GaN层(13); S2,在所述第一高阻GaN层(13)上制备图形化介质层(20); S3,基于所述图形化介质层(20),横向外延生长脊形GaN层(30),然后去除图形化介质层(20),形成脊形GaN模板,其中,所述脊形GaN层(30)的侧壁为 晶面或 晶面; S4,基于所述脊形GaN模板,依次外延生长脊形沟道层(31)及脊形势垒层(32); S5,在所述脊形势垒层(32)上制备脊形介质层(40),在所述脊形势垒层(32)平台上制备源电极(50)及漏电极(51),在所述脊形介质层(40)的侧壁制备栅电极(60); 其中,所述脊形沟道层(31)和脊形势垒层(32)的侧壁的厚度均小于各自对应的脊形平台的厚度。
[权利要求 2]
根据权利要求1所述的制备方法,其特征在于,所述制备方法还包括:在脊形GaN模板上外延生长脊形沟道层(31)之前,外延第二高阻GaN层(301)。
[权利要求 3]
根据权利要求1所述的制备方法,其特征在于,所述制备方法还包括: 在所述脊形沟道层(31)与脊形势垒层(32)之间制备AlN插入层(33); 在所述脊形势垒层(32)与所述脊形介质层(40)之间制备u-GaN帽层(34)。
[权利要求 4]
根据权利要求1所述的制备方法,其特征在于,所述横向外延生长脊形GaN层(30),包括: 横向外延生长三角柱或梯形柱的所述脊形GaN层(30),其中,三 角柱的所述脊形GaN层(30)的两个侧壁的长度之和为0.2-10μm,两个脊形平台的长度均为5-500μm。
[权利要求 5]
根据权利要求1所述的制备方法,其特征在于,所述依次外延生长脊形沟道层(31)及脊形势垒层(32),包括: 外延生长GaN材料形成所述脊形沟道层(31); 外延生长单层非故意掺杂的Al xGa 1-xN材料,或单层非故意掺杂的Al yIn 1-yN材料,或单层非故意掺杂的AlInGaN材料,形成所述脊形势垒层(32),其中,0≤x≤1,0≤y≤1。
[权利要求 6]
根据权利要求3所述的制备方法,其特征在于,所述在所述脊形沟道层(31)与脊形势垒层(32)之间制备AlN插入层(33),包括: 制备厚度为1nm-10nm的所述AlN插入层(33)。
[权利要求 7]
根据权利要求1所述的制备方法,其特征在于,所述在所述脊形势垒层(32)上制备脊形介质层(40),包括: 在所述脊形势垒层(32)上沉积Si 3N 4钝化层,形成所述脊形介质层(40)。
[权利要求 8]
根据权利1所述的制备方法,其特征在于,所述制备方法还包括: 在所述脊形介质层(40)与所述栅电极(60)之间制备栅介质层(41)。所述栅介质层(41)的材料为介电常数大于第一预设值,且禁带宽度大于第二预设值的材料。
[权利要求 9]
根据权利要求1所述的制备方法,其特征在于,所述在衬底(10)上依次制备成核层(11)、缓冲层(12)和第一高阻GaN层(13),包括: 制备C掺杂的或Fe掺杂的所述第一高阻GaN层(13),或者制备包含Al(Ga)N插入层的所述第一高阻GaN层(13),或者制备包含p-(Al)GaN插入层的所述第一高阻GaN层(13)。
[权利要求 10]
一种基于权利要求1-9任一项所述制备方法的GaN基常关型高电子迁移率晶体管,其特征在于,包括: 衬底(10),其表面依次形成有成核层(11)、缓冲层(12)和第一高阻GaN层(13),所述第一高阻GaN层(13)上形成有脊形GaN层 (30),其中,所述脊形GaN层(30)的侧壁为 晶面或 晶面; 所述脊形GaN层(30)上依次形成有脊形沟道层(31)、脊形势垒层(32)、脊形介质层(40); 所述脊形势垒层(32)平台形成有源电极(50)及漏电极(51),所述脊形介质层(40)的侧壁形成有栅电极(60); 其中,所述脊形沟道层(31)和脊形势垒层(32)的侧壁的厚度均小于各自对应的脊形平台的厚度。

附图

[ 图 1]  
[ 图 2]  
[ 图 3]  
[ 图 4]  
[ 图 5]  
[ 图 6]  
[ 图 7]  
[ 图 8]  
[ 图 9]  
[ 图 10]