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1. WO2021080671 - MULTI-RESET AND MULTI-CLOCK SYNCHRONIZER, AND SYNCHRONOUS MULTI-CYCLE RESET SYNCHRONIZATION CIRCUIT

Publication Number WO/2021/080671
Publication Date 29.04.2021
International Application No. PCT/US2020/046704
International Filing Date 17.08.2020
IPC
H03K 19/00 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
H03K 3/012 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
01Details
012Modifications of generator to improve response time or to decrease power consumption
H03K 3/037 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
02Generators characterised by the type of circuit or by the means used for producing pulses
027by the use of logic circuits, with internal or external positive feedback
037Bistable circuits
Applicants
  • INTEL CORPORATION [US]/[US]
Inventors
  • ZLOTNIK, Leon
  • ZLOTNIK, Lev
  • ANDERSON, Jeremy
Agents
  • MUGHAL, Usman, A.
Priority Data
62/926,25525.10.2019US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) MULTI-RESET AND MULTI-CLOCK SYNCHRONIZER, AND SYNCHRONOUS MULTI-CYCLE RESET SYNCHRONIZATION CIRCUIT
(FR) SYNCHRONISEUR MULTI-RÉINITIALISATION ET MULTI-HORLOGE, ET CIRCUIT DE SYNCHRONISATION DE RÉINITIALISATION MULTI-CYCLE SYNCHRONE
Abstract
(EN)
An asynchronous multi-cycle reset synchronization circuit that can correlate any number of resets and synchronous clocks with simultaneous reset de-assertion and removal of reset assertion crossing hazards. The asynchronous multi-cycle reset synchronization circuit can also be paired with a synchronous multi-cycle reset synchronization circuit to correlate same domain asynchronous and synchronous resets. Also described is a synchronous reset multi-cycle synchronization circuit that correlates with any number of asynchronous resets and guarantees simultaneous reset de-assertion.
(FR)
Un circuit de synchronisation de réinitialisation multi-cycle asynchrone qui peut corréler n'importe quel nombre de réinitialisations et d'horloges synchrones avec la désactivation de réinitialisation simultanée et l'élimination de risques de croisement d'assertion de réinitialisation. Le circuit de synchronisation de réinitialisation multi-cycle asynchrone peut également être apparié avec un circuit de synchronisation de réinitialisation multi-cycle synchrone pour mettre en corrélation les réinitialisations asynchrones et synchrones de même domaine. L'invention concerne également un circuit de synchronisation multi-cycle de réinitialisation synchrone qui est en corrélation avec n'importe quel nombre de réinitialisations asynchrones et garantit une désactivation de réinitialisation simultanée.
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