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1. WO2022160102 - CHIP STACKING STRUCTURE AND PRODUCTION METHOD THEREFOR, CHIP STACKING PACKAGE, AND ELECTRONIC DEVICE

Publication Number WO/2022/160102
Publication Date 04.08.2022
International Application No. PCT/CN2021/073836
International Filing Date 26.01.2021
IPC
H01L 23/528 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
52Arrangements for conducting electric current within the device in operation from one component to another
522including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
528Layout of the interconnection structure
H01L 21/768 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in or on a common substrate or of specific parts thereof; Manufacture of integrated circuit devices or of specific parts thereof
71Manufacture of specific parts of devices defined in group H01L21/7086
768Applying interconnections to be used for carrying current between separate components within a device
Applicants
  • 华为技术有限公司 HUAWEI TECHNOLOGIES CO., LTD. [CN]/[CN]
Inventors
  • 高山 GAO, Shan
  • 朱继锋 ZHU, Jifeng
  • 雷电 LEI, Dian
Agents
  • 北京中博世达专利商标代理有限公司 BEIJING ZBSD PATENT&TRADEMARK AGENT LTD.
Priority Data
Publication Language Chinese (zh)
Filing Language Chinese (ZH)
Designated States
Title
(EN) CHIP STACKING STRUCTURE AND PRODUCTION METHOD THEREFOR, CHIP STACKING PACKAGE, AND ELECTRONIC DEVICE
(FR) STRUCTURE D'EMPILEMENT DE PUCES ET SON PROCÉDÉ DE FABRICATION, BOÎTIER D'EMPILEMENT DE PUCES ET DISPOSITIF ÉLECTRONIQUE
(ZH) 芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备
Abstract
(EN) Embodiments of the present application relate to the technical field of electronic product semiconductors, and provide a chip stacking structure and a production method therefor, a chip stacking package, and an electronic device, for improving a bandwidth supported by the chip stacking structure. The chip stacking structure comprises: a first chip and a second chip stacked with the first chip, a first rewiring layer, a second rewiring layer, a third rewiring layer, a first conductive channel, and a second conductive channel; an active surface of the second chip faces an active surface of the first chip, or the active surface of the second chip faces a passive surface of the first chip; the first rewiring layer is disposed on the surface of the first chip facing the second chip; the second rewiring layer is disposed on the passive surface of the second chip; the third rewiring layer is disposed on the active surface of the second chip; the first conductive channel passes through the second chip and the third rewiring layer, and is connected to the first rewiring layer and the second rewiring layer; the second conductive channel passes through the second chip, and is connected to the second rewiring layer and the third rewiring layer.
(FR) La présente demande concerne, selon certains modes de réalisation, le domaine technique des semi-conducteurs pour produits électroniques et fournit une structure d'empilement de puces et son procédé de fabrication, un boîtier d'empilement de puces et un dispositif électronique, destinés à améliorer la largeur de bande supportée par la structure d'empilement de puces. La structure d'empilement de puces comprend : une première puce et une seconde puce empilée sur la première puce, une première couche de recâblage, une deuxième couche de recâblage, une troisième couche de recâblage, un premier canal conducteur et un second canal conducteur ; une surface active de la seconde puce fait face à une surface active de la première puce, ou la surface active de la seconde puce fait face à une surface passive de la première puce ; la première couche de recâblage est disposée sur la surface de la première puce faisant face à la seconde puce ; la deuxième couche de recâblage est disposée sur la surface passive de la seconde puce ; la troisième couche de recâblage est disposée sur la surface active de la seconde puce ; le premier canal conducteur traverse la seconde puce et la troisième couche de recâblage, et est connecté à la première couche de recâblage et à la deuxième couche de recâblage ; le second canal conducteur traverse la seconde puce, et est connecté à la deuxième couche de recâblage et à la troisième couche de recâblage.
(ZH) 本申请实施例提供一种芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备,涉及电子产品半导体技术领域。用于提高芯片堆叠结构所支持的带宽。该芯片堆叠结构包括: 第一芯片和与第一芯片堆叠的第二芯片、第一重布线层、第二重布线层、第三重布线层、第一导电通道和第二导电通道;第二芯片的有源面朝向第一芯片的有源面,或者,第二芯片的有源面朝向第一芯片的无源面; 第一重布线层设置于第一芯片的朝向第二芯片的面上; 第二重布线层设置于第二芯片的无源面,第三重布线层设置于第二芯片的有源面;第一导电通道穿过第二芯片和第三重布线层,连接第一重布线层和第二重布线层;第二导电通道穿过第二芯片,连接第二重布线层和第三重布线层。
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