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1. WO2021064764 - SEMICONDUCTOR DEVICE

Publication Number WO/2021/064764
Publication Date 08.04.2021
International Application No. PCT/JP2019/038439
International Filing Date 30.09.2019
IPC
H03K 19/177 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
02using specified components
173using elementary logic circuits as components
177arranged in matrix form
H01L 21/82 2006.01
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in or on a common substrate or of specific parts thereof; Manufacture of integrated circuit devices or of specific parts thereof
77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
78with subsequent division of the substrate into plural individual devices
82to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Applicants
  • 太陽誘電株式会社 TAIYO YUDEN CO., LTD. [JP]/[JP]
  • 株式会社TRL TRL CORPORATION [JP]/[JP]
Inventors
  • 勝 満徳 KATSU Mitsunori
  • 吉田 英明 YOSHIDA Hideaki
  • 小堤 博之 KOIZUMI Hiroaki
  • 関口 象一 SEKIGUCHI Shoichi
  • 藤川 巌 FUJIKAWA Iwao
Agents
  • 高橋 真二 TAKAHASHI Shinji
Priority Data
Publication Language Japanese (JA)
Filing Language Japanese (JA)
Designated States
Title
(EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract
(EN)
A semiconductor device provided with a plurality of logic units connected to each other, each logic unit being provided with an asynchronous memory unit for which address lines of the logic unit are connected to data lines of another logic unit, wherein a first logic unit, by using the address lines, receives a clock signal and data output from a second logic unit disposed on the subsequent stage to the first logic unit at a different timing from the rising edge or falling edge of the clock signal, and outputs data stored in the asynchronous memory unit in accordance with address input which is the clock signal or in accordance with address input which is the data output from the second logic unit.
(FR)
La présente invention concerne un dispositif à semi-conducteur qui comprend une pluralité d'unités logiques connectées les unes aux autres, chaque unité logique étant dotée d'une unité de mémoire asynchrone pour laquelle des lignes d'adresse de l'unité logique sont connectées à des lignes de données d'une autre unité logique, une première unité logique, au moyen des lignes d'adresse, recevant un signal d'horloge et des données délivrées par une seconde unité logique disposée sur l'étage suivant la première unité logique à un instant différent du front montant ou du front descendant du signal d'horloge, et délivre des données stockées dans l'unité de mémoire asynchrone en fonction d'une entrée d'adresse qui est le signal d'horloge ou en fonction d'une entrée d'adresse qui est la sortie de données provenant de la seconde unité logique.
(JA)
半導体装置であって、前記半導体装置は、互いに接続する複数の論理部を備え、前記各論理部は、他の論理部のデータ線と、自身の論理部のアドレス線とが接続する非同期メモリユニットを備え、第1論理部は、前記アドレス線で、クロック信号、および、当該第1論理部の後段に配置される第2論理部のデータ出力を、前記クロック信号の立上り又は立下りと異なるタイミングで受け取り、前記クロック信号であるアドレス入力、または、第2論理部のデータ出力であるアドレス入力に従って、非同期メモリユニットに記憶されるデータを出力する、半導体装置。
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